Nu va. Schema didėja ir sudetingėja. Taip pat įvedami įvairūs pataisymai į jau esamus modulius. Todėl dabar stengsiuos prie straipsnio pridėti projekto archyvą. Tai bus su RARu suarchyvuotas Quartuso archyvas (qar) failas. Teoriškai, užteks tik importuoti archyvuotą projektą į Quartusą ir viskas veiks.

Komentaruose skaitytojas rašė apie RS232 modulį. Tiksliau į serial protokolo modulį. Aš nesu toks didelis gudrutis, todėl modulį paėmiau iš FPGA4FUN puslapio. Tačiau jo panaudojimą vilkinau tol, kol bus galima vizualiai panaudoti mūsų “pamokėlėse”. Taigi mintis tokia- sukurti kažkokią tai primityvią serial terminalo video plokštę. Vienam gale RS232 (konvertuotas iki LVTTL lygio), o kitame- monitorius.
Kaip bazę naudojam tą patį video generatorių ir jau spėjusius įgrįsti melynai žalius kvadratėlius.
Continue reading →

Iš eilės einantys skaičiai nelabai įdomūs. Todėl prie mūsų “video kontrolerio” reikia pritaikyti atmintį. Kad į tą atmintį rašyti informaciją, o displėjus rodytu kas ir kaip čia gaunasi.
Maždaug taip:

Čia dar galima pastebėti, kad aš padidinau šrifta du kartus tiek į plotį, tiek į aukštį. Paprasčiausiai labai jau mažos raidelės buvo ant ekrano, o ir video atmintis labai didelė gautusi. Continue reading →

Rašiau, kad eksperimentiniame SVGA displėjuje raidelės nesutampa su fonų ir minėjau, kad bandysim tai remontuoti.
Pirmiausia, reikia visus signalus- ir teksto ir fono, ir gal kokių nors spraitų spalvinę informaciją sinchronizuoti su pixel clocku. Tam tikslui esame “blankerio” modulį perdarom iš paprastos logikos į sinchroninį, naudojantį registrus. Naujas source kodas jau atrodo taip:

module blanker(clk,r,g,b,blank,qr,qg,qb);
input clk;
input [3:0] r;
input [3:0] g;
input [3:0] b;

input blank;

output reg [3:0]qr;
output reg [3:0]qg;
output reg [3:0]qb;

always @(posedge clk)
begin
	  qr <= (blank) ? 8'b00000000 : r  ;
	  qg <= (blank) ? 8'b00000000 : g  ;
	  qb <= (blank) ? 8'b00000000 : b  ;
end
endmodule

Continue reading →